首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块.为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能. 


3DES IP核的VerilogHDL设计.pdf

*博客内容为网友个人发布，仅代表博主个人观点，如有侵权请联系工作人员删除。